台积电先进封装深度解读
中介层、EMIB、Foveros、die对die的堆叠、ODI、AIB和TSV。所有这些单词和首字母缩写词都具有一个重要的功能，它们都涉及硅的两个位之间如何物理连接。简单来说，可以通过印刷电路板连接两个芯片。这种方案很便宜，但没有太大的带宽。在这个简单的实现之上，还有多种方法可以将多个小芯片连接在一起，而台积电拥有许多这样的技术。为了统一其2.5D和3D封装变体的所有不同名称，TSMC在早前的技术大会上推出了其新的首要品牌：3DFabric。
3DFabric作为一个品牌具有一定的意义，可以将台积电提供的数十种封装技术结合在一起。从广义上讲，3DFabric分为两个部分：一方面是所有“前端”芯片堆叠技术，例如晶圆上芯片，而另一方面是“后端”封装技术，例如InFO（Integrated Fan-Out)）和CoWoS（Chip-On-Wafer-On-Substrate）。
在我们之前的文章《一文看懂台积电的技术布局》里，我们对这方面有了初步的说明，来到本文，我们来深入了解一下这家晶圆代工厂的先进封装技术。并将其与其他工厂的相似竞争技术进行对比。
台积电为什么聚焦先进封装
在大家一贯的理解中，台积电所从事的其实是晶圆代工的业务。但进入新世纪，无论是台积电，还是三星甚至Intel，都把先进封装当做公司的一大工作重点，这主要是在日益增长的性能需求与摩尔定律的逐渐失效的矛盾影响下所演进出来的折中结果。
如semiwiki报道所说，对于许多其他应用，摩尔定律不再具有成本效益，尤其是对于集成异构功能而言，多芯片模块（Multi-chip modules ：MCM）和系统级封装（System in PackageSiP）等“Moore than Moore”技术已成为将大量逻辑和存储器，模拟，MEMS等集成到（子系统）解决方案中的替代方案。但是，这些方法仍然是非常特定于客户的，并且会花费大量的开发时间和成本。
翻看芯片发展的历史，其实先进封装这个概念已经存在了数十年。折中通过在封装中组装不同且先进的芯片是推进芯片设计的方法之一。今天，这个概念有时被称为异构集成。尽管如此，由于成本的原因，高级封装主要用于高端，面向利基市场的应用。
但这那可能很快就会改变。因为IC缩放是推进设计的传统方式，它缩小了每个节点上的不同芯片功能，并将它们封装到单片式芯片上。但是，IC缩放对许多人来说变得太昂贵了，并且每个节点的收益都在减少。
虽然缩放仍然是新设计的一种选择，但业界正在寻找替代方案，包括高级封装。而变化的是，该行业正在开发新的高级封装类型或扩展现有技术。
高级封装背后的动机仍然是相同的。与其将所有芯片功能塞在同一个芯片上，不如将它们分解并将它们集成到一个封装中。据说这可以降低成本并提供更好的产量。另一个目标是使芯片彼此靠近。许多先进分装使内存更接近处理器，从而以较低的延迟更快地访问数据。
这听起来很简单，但是这里有几个挑战。另外，没有一种可以满足所有需求的封装类型。实际上，芯片客户面临着各种各样的选择。其中：扇出（晶圆级封装中的集成die和组件）、2.5D / 3D（芯片在封装中并排放置或彼此叠放）和3D-IC：（在内存上堆叠内存，在逻辑上堆叠或者在逻辑上堆叠逻辑）就成了三种常见的选择。
此外，业界也正在追求一种称为Chiplets的概念，该概念支持2.5D / 3D技术。这个想法是您在库中有一个模块化芯片或小芯片的选择。然后，将它们集成到一个封装中，并使用die到die的互连方案将它们连接起来。
在台积电方面，为了满足市场对新型多芯片IC封装解决方案的需求，他们也与其OIP合作伙伴合作开发了先进的IC封装技术，以提供经济的解决方案，以实现摩尔定律以外的集成。
2012年，TSMC与Xilinx一起推出了当时最大的FPGA，它由四个相同的28 nm FPGA芯片并排安装在硅中介层上。他们还开发了硅通孔（TSV），微凸点和再分布层（re-distribution-layer：RDL），以将这些构件相互连接。台积电基于其构造，将该集成电路封装解决方案命名为CoWoS（Chip-on-Wafer-on-Substrate）。这种基于积木和EDA支持的封装技术已成为高性能和高功率设计的实际行业标准。
台积电于2017年宣布了InFO（Integrated FanOut technology）技术。它使用polyamide film代替CoWoS中的硅中介层，从而降低了单位成本和封装高度，这两项都是移动应用成功的重要标准。台积电已经出货了海量用于智能手机的InFO设计。
台积电于2019年又推出了集成芯片系统（SoIC）技术。借助前端（晶圆厂）设备，TSMC可以非常精确地对准，然后使用许多窄间距的铜焊盘进行压焊（compression-bond）设计，以进一步最小化形状因数，互连电容和功率。
这两种技术就逐渐演进成了今天的3D Fabric。
TSMC-SoIC：前端芯片堆叠
按照台积电方面的定义，诸如CoW（chip-on-wafer）和WoW（wafer-on-wafer）等前端芯片堆叠技术统称为“ SoIC”，即集成芯片系统（System of Integrated Chips）。这些技术的目标是在不使用后端集成选项上看到的“bumps”的情况下，将硅片堆叠在一起。在这里，SoIC设计实际上是在创建键合接口，以便硅可以放在硅的顶部，就好像它是一整块硅一样。
根据台积电官方介绍，公司的SoIC服务平台提供创新的前段3D芯片间堆叠技术，用于重新集成从片上系统（SoC）划分的小芯片。最终的集成芯片在系统性能方面优于原始SoC。它还提供了集成其他系统功能的灵活性。台积电指出，SoIC服务平台可满足云，网络和边缘应用中不断增长的计算，带宽和延迟要求。它支持CoW和WoW方案，而这两种方案在混合和匹配不同的芯片功能、尺寸和技术节点时提供了出色的设计灵活性。
具体而言，台积电的SoIC技术是将多个die堆叠到“ 3D构造块”（又称为“ 3D Chiplet”）中的一种非常强大的方法。
如今，SoIC在垂直堆叠的芯片之间的每平方毫米空间能够实现约10,000个互连。但看法这正在进行向每平方毫米100万个互连的开发工作。3D-IC爱好者一直在寻找一种能够实现这种细微互连，进一步减小外形尺寸，消除带宽限制，简化die堆叠中的热量管理以及将大型、高度并行系统集成到其中的IC封装方法。
如下图所示，SoIC的好处之一体现在在其热性能：
如上图所示，面对面SoIC键合的热阻比微凸点连接降低35％，并且随着我们进入具有多个封装芯片的计算的未来，管理这些接口以进行散热要更加难。但是，这些SoIC技术的不利之处在于，堆叠设计必须彼此协同设计。
诸如EMIB之类的微凸点技术以一种技术上可以将一系列芯片连接在一起的方式进行。使用类似COW和WOWO的SoIC技术，则从一开始就固定了设计。
尽管如此，台积电仍热衷于提高其SoIC芯片堆叠能力，他们还展示了12层的堆叠。
根据台积电的规划，这是他们面向未来集成的一项关键技术，它超越了过去的中介层或芯片堆叠的实现方式，因为它允许在不使用任何微凸点的情况下堆叠硅芯片，而直接将硅的金属层对准并键合到硅芯片上。
如上图所示，TSMC当前正在探索SoIC的12-Hi配置。12-Hi堆叠中的每个die都有一系列的硅通孔（TSV），以使每一层与其余层通信，其中心思想是每一层可以是逻辑的不同组件 ：如SRAM的IO，或者可以是无源的，这样他们可以充当其他主动层之间的绝热层。
按照TSMC的说法，这种设计的最大厚度为600微米，这就意味着每一层的厚度均在50微米以下。请注意，标准的传统die堆叠解决方案上的凸点间距可以约为50微米。对于SoIC，N7 / N6芯片的混合键合间距为9µm，N5芯片的混合键合间距为6µm。它表明，台积电拥有一些令人印象深刻的线性制造和晶圆减薄技术，以实现这种水平的一致性和die对准。该公司甚至展示了将其减小到0.9µm的能力，该规模将使其能够扩展硅芯片的后端互连。
自然地，人们担心没有微凸点的两个硅如何联结，此外还有密度和可靠性的问题。台积电表示，他们可以以非常可靠的格式展示出可靠的0.9微米键距。如果我们将其与英特尔路线图上最佳的凸点间距堆叠进行比较，该公司的目标是10微米的凸点间距，那就意味着这要高出一个数量级。在这种情况下，对于有意义的芯片，SoIC可提供更好的连接密度和更低的每位能量。
台积电计划在其N7，N5和N3工艺节点上提供SoIC选项，届时TSV的间距将从9微米减小到4.5微米。台积电期望这个技术能有规划地发布，在每个节点进入大批量生产后大约6-12个月就会出现新的选项。
台积电后端先进封装：与Intel竞争
封装中的另一个相对简单的方案就是在一个封装中连接两个硅芯片。通常，这是通过两块硅片并排进行的，并采用多种连接方式。大多数人最熟悉的是中介层方法，该方法将一大块硅片置于所有互连的die下面，并且比简单地通过PCB封装铺设走线，它的布线方法更快捷。
带有6个HBM2堆栈的NEC SX-Aurora TSUBASA
类似地，另一种方法是将中介层嵌入在PCB中，仅用于将一个特定的die连接到另一个die（这就是Intel称为其嵌入式多管芯互连桥或EMIB）。
英特尔等效的EMIB解决方案
第三个是die对die的直接垂直堆叠，但是，由于在两块硅片之间使用了微凸块，因此这与上面提到的SoIC实现不同——SoIC使用了键合。实际上，台积电下半年产品中的所有实现都是基于微凸块的，因为这允许在制造完每个芯片之后更好地混合和匹配不同芯片之间的场景，但是并没有获得SoIC提供的密度或功耗优势。
这就是为什么它被称为“后段”高级封装的原因。举个例子，具有HBM功能的GPU就是通过这样实现的。
许多支持HBM的GPU具有一个GPU裸片，几个HBM裸片，所有这些裸片都放置在中介层的顶部。GPU和HBM由不同公司制造（甚至可以使用不同的HBM），而硅中介层也可以在其他地方制造。该硅中介层可以是无源的（不包含逻辑，仅仅是die到die间的路由），也可以是有源的，并且如果需要，可以设计为在芯片之间实现更好的网络互连，尽管这意味着中介层会消耗电源。
台积电类似GPU中介层的策略在过去一直被称为CoWoS(chip-on-wafer-on-substrate)。作为3DFabric的一部分，从实现方式上划分，CoWoS现在具有三个变体：
每个人都熟悉的标准称为CoWoS-S，其中S代表Silicon Interposer。CoWoS-S的局限性在于中介层的尺寸，该终结通常基于65nm制造工艺或类似工艺制造。由于中介层是单片硅片，因此必须类似地制造，并且随着我们进入小芯片时代，客户要求越来越大的中介层，这意味着台积电必须能够制造它们（并提供高产量） 。
传统芯片受标线（reticle）的大小限制，这是机器内部的基本限制，即在单个实例上可以“打印”一层的大小。为了使芯片尺寸为标片大小的产品成为可能，TSMC一直在开发多标线大小的插入器技术，以使这些产品更大。基于台积电自己的路线图，我们预计2023年的CoWoS实施将是标线的四倍左右，每个产品将允许超过3000 平方毫米的有源逻辑硅。
由于CoWoS-S是以ASIC + HBM的组合实现，因此台积电也正在为标准架构实施一个称为CoWoS-S STAR的技术路线。这将使客户能够在针对2/4/6 HBM堆栈的特定设计协议内工作，最小化中介层的尺寸，还可以加快产品上市时间并提高良率。
CoWoS-L则是另一种变体，使用局部硅互连和重新分布层。这里的关键词是“本地”，这意味着它将两个硅芯片本地连接在一起。这是一项与英特尔EMIB相同的方法。英特尔的EMIB已经用于多种产品（Kaby-G，Stratix 10，Agilex FPGA），但台积电目前仅在预认证阶段。台积电似乎实现CoWoS-L的方式是将所有桥接互连一次放置在一个封装上，因此该技术受到与每个互连的最大距离的限制。如下图所示，TSMC的目标是在2021年第二季度为CoWoS-L提供3.0倍标线。
InFO封装使芯片可以“扇出”，以在 SoC标准平面图之外增加其他连接。这意味着，虽然芯片逻辑区域可以很小，但芯片要比逻辑电路更大以容纳所有必需的引脚输出连接。台积电提供InFO已经有很多年了，但是在3DFabric的支持下，它现在将提供与封装内连接有关的不同类型的InFO。
InFO-R（也称为InFO_oS）允许在芯片和微凸块之间添加重新分布层，以将多个芯片统一为一个封装。这是另一种技术，其限制因素是该技术的x / y尺寸（以标线片尺寸衡量）。自2018年以来，目前台积电以1.5倍标线支持InFO-R，并将在2020年第四季度升级到1.7倍标线，到2021年第一季度将达到2.5倍标线。
InFO-L与CoWoS-L相似之处在于，它使用局部硅互连将多个InFO die连接在一起。这项技术仍在开发中，预计将于2021年第一季度完成认证。
TMSC的封装技术也可以结合在同一产品中。通过同时实现前端（SoIC）和后端（InFO）封装，可以制造出新的产品类别。该公司制作了一个这样的模型：
从表面上看，台积电将在未来几年为客户提供更多的封装选择。他们在这方面的主要竞争者似乎是英特尔，后者已经能够在一些当前产品和某些即将发布的产品中实现其EMIB和Foveros技术。台积电将受益于与更多项目和客户合作。
今年六月，台积电董事会通过了建设竹南先进封测厂的决定。据报道，该厂选址为苗栗县竹南科学园区。该封测厂预计总投资额约合人民币716.2亿元，计划明年年中第一期产区运转。这对于台积电来说必然是一件好事，但对于传统OSAT来说，这并不是什么好消息。
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